در این قسمت چند جمع کننده SET ارائه می‌گردد و این جمع کننده‌ها از نظر فاکتورهایی چون تاخیر و توان مصرفی با یکدیگر مقایسه خواهند شد. در نهایت یک جمع کننده دیگر که با استفاده از SET خازنی طراحی شده نیز ارائه خواهد شد.
تکنولوژی SET را می‌توان با استفاده از در مزیت بارز آن یعنی خاصیت فشرده سازی فوق‌العاده زیاد آن و توان مصرفی بسیار کم از دیگر تکنولوژی‌ها متمایز کرد. یکی از مواردی که در مطالعات مربوط به SET مورد توجه می‌باشد طراحی جمع‌کننده‌های SET می‌باشد که در نهایت طراحی‌های متفاوتی برای جمع کننده‌ها پیشنهاد میشود. این تفاوتها از نظر چگونگی عملکرد تعداد عناصر پایه می‌باشند.
در سال Iwamura, 1996 یک جمع کننده SET را با استفاده از تابع اکثریت معرفی کرد. این تابع اکثریت براساس معکوس کننده SET که توسط Tucker پیشنهاد شده است عمل می‌کند. جمع‌کننده مذکور شامل سه گیت اکثریت دو معکوس کننده می‌باشد شکل (1-a) رقم نقلی C0 توسط یکی از گیتهای اکثریت و یکی از معکوس کننده‌ها تولید میشود. حاصل جمع S نیز از ترکیب بقیه گیتها حاصل میشود. گیت اکثریت شامل یک آرایه از خازنهای ورودی است و به دنبال آن یک معکوس کننده برای آستانه‌سازی.
بعداً این ساختار توسط oya با استفاده از SEB به جای معکوس کننده پیشنهاد شد که با سه سیگنال کنترلی Q1,Q2,Q3 عمل می‌کرد. هسته اصلی این طراحی شامل سه گیت اکثریت می‌باشد و چهار گیت دیگر به عنوان تاخیرکننده یا بازهای fan-out عمل می‌کنند. با استفاده از این طرح تعداد اتصالات Tonneling و تعداد خازنها کم خواهد شد. در شکل (1-b) یک گیت اکثریت سه ورودی بر مبنای SEB در اتصالی ساخته شده است.
برای استفاده از این ابزار به عنوان یک گیت اکثریت، Q یک پالس ساعت پله‌ای خواهد بود که در ابتدا یک ولتاژ تحریک (60mv) را اعمال خواهد کرد و بعد از آن یک ولتاژ نگهدارنده (40mv) را اعمال می‌کند. از یک ساعت سه فاز نیز برای کنترل جهت انتشار سیگنال استفاده میشود. در این طراحی تا قید رقم نقلی I/3 یک دوره ساعت و تاخیر حاصل جمع یک دوره ساعت خواهد بود.
طرح بعدی براساس منطق ترانزیستور های گذار است (1-C). این سیستم شامل در زیر سیستم است که هر کدام شامل یک گیت XOR دو ورودی است که با SET ساخته شده است. SET زمانی روشن است که یکی از ورودیها high باشد و خاموش است اگر هر دو ورودی high یا low باشد. مدار سمت چپ پیاده‌سازی که (a+b).ci است و مدار سمت راست (a+b)’.ci است و نتیجه در نهایت a+b+c خواهد بود. در این مدار، تولید رقم نقلی پیچیده‌تر از دو مدار قبلی است.
طرح چهارم براساس گیتهای منطق آستانه می‌باشد که از اتصالات تک الکترونی استفاده میشود. این طرح توسط cotofana و vassiliadis در سال 2002 پیشنهاد شده است. طراحی مذکور شامل دو گیت منطق آستانه است که هرکدام یک بافر نیز دارند. حاصلجمع با استفاده از TLG با اوزان (1,1,1,-2) و رقم نقلی خروجی با استفاده از یک گیت اکثریت بدست خواهد آمد. مزیت اصلی این طرح امکان انتقال یک الکترون از طریق اتصال و توانایی پیاده‌سازی ارزان منفی می‌باشد. عیب اصلی آن نیز استفاده از بافر برای هر TLG به منظور جلوگیری از اثر دوطرفه می‌باشد.
یک طرح جدید دیگر تیز ارائه میشود که شباهت زیادی به maj-set دارد. این طرح سه گیت اکثریت و دو معکوس کننده را به دو TLG کاهش می‌دهد. پیاده‌سازی TLG شبیه به Maj است با این تفاوت که تعداد خازنها در TLG چهار عدد خواهد بود.
بعد از انجام شبیه سازی با پارامترهای مربوط به هرکدام جمع کننده‌ها و در دمای T=0K و سیگنالهای Ci=0، b=1 و a بین (1,0) که این سویچینگ هر 10ns اتفاق می‌افتند، نتایج به ترتیب زیر بدست آمده است.
شکل خروجی S برای همه جمع‌کننده‌ها در زیر نشان داده شده است، با مطالعه این نمودارها دو نکته قابل تشخیص است.
1 خروجی Maj-SEB نامنظم است و به صورت دو پله‌ای خواهد بود که به دلیل دوپله‌ای بودن سایت است که برای کنترل FA استفاده میشود.
2 خروجی PTL-FA نسبت به ورودی آن دارای swing کوچکی خواهد بود، به عبارت دیگر swing خروجی 15mv است در حالی که swing ورودی 25mv خواهد بود.
تا کنون راهکارهای متفاوتی برای کوچکتر کردن مقیاس MOSFETها ارائه شده است. از طرفی روشهای ساخت گوناگونی برای CMOS نیز ارائه شده است تا بتوان مقیاس ساخت را به حدود نانومتر نزدیک کرد که تا اندازه 10nm گزارش شده است. اما مشکلات گوناگونی برای این عمل وجود دارد از جمله 1 محدودیتهای الکترواستاتیک 2 تونلینگ سورس به درین 3 حرکت ناتلسا 4 جریان استاتیک. بنابراین این احتمال را باید مدنظر قرار داد که در آینده نزدیک خواص اصلی CMOSها را با ابزارهای جدید مثل ترانزیستورهای تک الکترونی به صورت مشترک به کار برد. امروزه ترانزیستورهای تک الکترون به دلیل خواص ویژه آنها که شامل اندازه آنها در مقیاس نانو، توان مصرفی بسیار پایین، رفتار منحصر بفرد نوسان ممنوعه کولب و سازگاری روشهای ساخت آن با CMOS، به شدت مورد توجه قرار گرفته‌اند. اما با توجه به همه مزایای نام برده شده بالا به نظر نمی‌رسد که در آینده نزدیک شاهد جایگزین شدن SET به جای CMOS باشیم البته دلایل این موضوع را می‌توان چنین بیان کرد: اثرات بار زمینه (اولیه)، جریان خروجی بسیار کم، جریان ؟؟؟ حرارتی بالا که به دلیل کم بودن انرژی باردار شدن خازن جزیره در تکنولوژی حاضر می‌باشد. آشکار است که CMOS و SET مکمل یکدیگرند. به عنوان مثال SETها توان مصرفی پایینی دارند و دارای خاصیت ویژه نوسان Columb Blockade می‌باشند، در حالی که CMOSها دارای سرعت بالا و بهره ولتاژ بالا می‌باشند که می‌توانند مشکلات SET را حل کنند. بنابراین اگرچه جایگزین کردن SET به جای CMOS در آینده نزدیک محتمل نیست اما با استفاده از بکار بردن خواص هر دو به صورت همزمان می‌توان کاربردهایی را به دست آورد که به تنهایی با CMOS بسیار دشوار است.
2 اتصالات درونی و منطق چند متواری:
نه تنها محدودیتهای پایه‌ای SNOSFET در مقیاس نانو پیشرفت آنرا تهدید می‌کند بلکه محدودیتهای اتصالات درونی و کوچکتر شدن آنها در مقیاس نانو نیز از مشکلات اساسی است. این کوچک شدن مقیاس اتصالات درونی برخلاف کوچک شدن ترانزیستورها باعث کاهش کارایی سیستم میشود. کوچک شدن این مقیاس تاحد نانو باعث بروز چالشهای جدی خواهد شد از جمله: مشکلات مقاومتی، فرایندهای پیچیده کنترل، قابلیت اطمینان یک راه برای حل این مشکل این است که اتصالات درونی را با مقیاس بزرگتر ایجاد کنیم. با این کار کارایی اتصالات درونی زیاد میشود اما چگالی سیم‌کشی بالا می‌رود. از طرفی با بزرگتر شدن chip تعداد ماژولهای محلی به نسبت L2 رشد می‌کنند که L طول لبه تراشه است و تعداد اتصالات درونی در یک شبکه متصل با نرخ L2! رشد می‌کند، با این استراتژی هزینه ساخت بالا خواهد رفت که خود موضوع مهمی است.
یک راه برای غلبه بر این مشکل استفاده از منطق چند مقداری است پس اتصالات درونی است. در منطق چند مقداری، سه مقداری یا چهار مقداری و... هر خط می‌تواند اطلاعات بیشتری را تأمین کند و بنابراین تعداد اتصالات درونی و Pinoots را می‌توان کاهش داد. به عنوان مثال در منطق چهار مقداری می‌توان تا 50% کاهش در اتصالات درونی را نسبت به حالت باینری ایجاد کرد.
مد نیست راهکار استفاده از منطق چند مقداری بستگی به ابزار مورد نیاز و مناسب برای عملکرد صحیح منطق چند مقداری دارد. پیاده‌سازی این منطق روی وینورهای سیکیکونی با استفاده از تکنولوژی CMOS دو حالت دارد: حالت ولتاژ و حالت جریان در حالت ولتاژ با مشکل ولتاژهای آستانه متفاوت روی یک و بند روبه‌رو هستیم و برای حالت جریان با مشکل معرف توان بالا و مشکلات آزمایش مدار روبه‌رو هستیم.
به طور کلی برای استفاده از منطق چند مقداری با مشکل سه بار سخت‌افزار روبه‌رو هستیم.
بنابراین برای خاموش بودن SET بالایی در (1-K)TP و روشن بودن آن در KTP وزنی VDS ثابت خواهیم داشت.
با حل دستگاه بالا خواهیم داشت:
به دلیل تشابه می‌توان گفت اگر بخواهیم SET پایینی در (1-K)TP ها خاموشی در KTP ها روشن باشد آنگاه بازفی VDS ثابت خواهیم داشت
برای SET پایینی می‌توان گفت که و خیلی بزرگتر از یک خواهند بود بنابراین:
با حل رابطه بالا می‌توان رابطه پایینی CBU و CBL را چنین نوشت
بنابراین برای تنظیم a مقادیر VBU و VBL باید چنین باشند
با شرایط زیر مدار بالا را شبیه‌سازی شده است که در شکل Fig.3 نشان داده شده است.
در این قسمت با استفاده از خاصیت ذاتی SET ها یعنی Columb osulation طراحی توابع متقارن متناوب را مورد بررسی قرار می‌دهیم. بازنی دمانی Kْ 0 می‌توان نمودار پایداری SET را مطابق شکل رسم کرد (Fig.lcb) که در آن بار اوله جزیدهباشند. نمودار IDS-VGS در شکل (d), lcc 1 نشان داده شده است. اثر Columb Blockcle در شکل (cc) نمایش داده شده است و نوسان کدلمیبایدیوریک باید بود e/cg در شکل (cd) نمایش داده شده است. با توجه به شکل (d)1 می‌توان دید که SET ها گزینه مناسبی برای پیاده‌سازی توابع متناوب باشند. یک PSF تابعی متقارن(تابع متقارن تابعی است که خروجی آن فقط مجموع ورودیای آن بستگی دارته باشد) است دارای شرط F(P)(X)=FP(X+TP) باشد که در آن TP تناوب می‌باشد. K را می‌توان به شکل K=(b-a)Tp به خواهند بود. در این شرایط می‌توان یک pst را به طور کامل با Tp,a,k مشخص نمود.
اولین ساختار مکمل برای SET توسط Tucker پیشنهاد شد. ساختار مداری آن شبیه به ساختار معکوس‌کننده‌های CMOS است با این تفاوت که این توپولوژی فقط یک معکوس‌کننده نیست و عملکردی فراتر از یک معکوس‌کننده خواهد داشت. با استفاده از ولتاژ ؟؟ Back-gate و دیگر پارامترها می‌توان با این مدار پیاده‌سازی‌های مختلفی را اعمال کرد. در مدار Tucker ولتاژهای BG به ترتیب VBL=VD و VBU=0 انتخاب میشود برای پیاده‌سازی توابع PSF باید پارامتر باید پارامترها و بایایی را به گونه‌ای انتخاب کنیم که زمانی vix=x آنگاه V0=FP(X).VD ولتاژهای بایای به گونه‌ای انتخاب می‌شوند که SET بالایی در KTP روشن باشد و SET پایینی خاموش، همچنین در SET,(1-K)Tp بالایی خاموشی و SET پایین روشن باشد. در حقیقت از VBL و VBU برای تنظیم نقطه اولین گذار متیت در a و تامین اختلاف فاز KTP بین SET پایینی و بالایی استفاده میشود. در این حالت وقتی که V تعداد پریودهای تحت پوشش DSF باشد به طوری که X آنگاه ساختار PSF به ترتیب زیر عمل می‌کند: اگر باز ذخیره شده در خازن خروجی می‌باشد، qout=e یا VO=e/clنماینده منطق «1» می‌باشد و qout=0 یا V0=0 نماینده منطق «0» می‌باشد) در شرایط فوق آنگاه SET پایین روشن میشود و یک الکترون به زمین منتقل میشود و انتقال الکترونهای بیشتر با قانون Columb Blacdc ممنوع میشود. اگر qout=e خروجی بنا به قانون Columb Blackade درحالت پایدار خواهد ماند. بنابراین د هر در ماست خروجی همانگونه که انتظار می‌رود صفر خواهد شد.